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DS872是一款 種高速的間接羅馬數字煉制器（DDS），的頻繁 調諧糞便比比比率為32位，ROM相位糞便比比比率為13位，DAC波幅糞便比比比率為11位。DAC的摸擬傳輸可在沒問題始終維持模型，（在第二點奈奎斯特股票波長）和回零模型，（在第二點、第二點和然后奈奎斯特股票波長）作業間的選擇。正弦交流電波可在DAC沒問題始終維持模型，下引發自由多達1.5 GHz附過的第二點奈奎斯特股票波長（以3 GHz的鬧鐘速率單位），或在4.5 GHz左右側引發自由多達然后奈奎斯特股票波長（DAC回零模型，）。初始值相位能否更改為0度開啟。該基帶集成ic下有對專一性的摸擬傳輸，有帶50Ω的正背客戶。傳輸波型的的頻繁 可由3二個的頻繁 調節位Vi[0:31]調節。DS872展示差分鬧鐘進入或單端鬧鐘進入，并包括50Ω片完后端客戶和客戶構成的閥值。的頻繁 糞便率位展示LVTTL或CMOS進入電平。差分同部進入SyncI_P/N為二個基帶集成ic軟件展示同部，并開機每一款 基帶集成ic做好準備好展示的頻繁 字進入。同部選通進入由的內層引發的除于8鬧鐘的調整邊鎖存，這種鬧鐘也被運寄到傳輸引腳SyncO_P/N。SyncO_P/N可用為考生，將的頻繁 字和自閃無線信號進入時控執行對準激光與的內層divideby-8鬧鐘同部，以最佳鎖存。回零是異步的，以輕柔的化摸擬傳輸準確性性的鬧鐘延時。對的內層時控執行進行了SEO優化，以解決在的頻繁 字轉為前一天或更改后鬧鐘打滑的現象。只需要一款 -5V24v電源。

具體優勢?32位頻繁 調諧字?13位ROM相位聯系地址甄別率?片上11位DAC?鬧鐘頻次高達到3.2 GHz?模以內容輸出可在普通 堅持各式和清零各式中選定?正弦交流電波發生可高達1.5 GHz的第一個Nyquist頻譜，使用在沒問題始終維持玩法或4.5 GHz第三點Nyquist頻譜，使用在復位玩法。?3 GHz秒表濃度下聯通寬帶較差SFDR>50 dBc（整流至1.5 GHz下行帶寬）?帶50?正面終端同質仿真波型內容輸出?同樣P/N同樣幾個單片機芯片應運?SyncO_P/N為數據報告加載失敗和同歩選數據通信號展示規范。?LVTTL/CMOS數字式模型保持輸出?異步恢復（RST）引腳，應用于開始的0相開始的狀況?選通顯示（STRB U P/N），以升級的概率字和DAC輸入的概率?寬數劇刷新窗體禁止DS872由存放器、微把控器、FPGA或DSP單片機芯片把控，以速度最快八個掛鐘期創新幾率字，而沒有在幾率改換過程中產生掛鐘拖動或報警?3.6 W功能損耗，1個-5V電壓?64針QFN封裝